减少74%损耗！Qorvo SiC FET开启高效、低耗新篇章

SiC作为一种新型半导体材料，因其高击穿电场、高热导率和低电阻率等物理特性，在电力电子系统中扮演着革命性的角色。随着对高压功率转换的需求增加，碳化硅技术在应对这些挑战中发挥着重要作用。

Qorvo在其文章中讨论了碳化硅（SiC）技术与先进电路设计的融合、挑战以及优势等方面，通过本文，您将了解到：

高压功率转换中的挑战以及SiC在其中的角色；

 SiC相较于传统硅基技术在下一代功率转换器中的关键优势；

 借助SiC功率电子产品，重新思考用于提升效率和密度的电路设计。

近年来，从AI数据中心到电动汽车电池充电器，功率电子产品正面临越来越大的性能压力。

这些系统必须能够处理高电压且高效运行，以减少损耗并防止过热。与此同时，系统层面的需求不断推动更高的功率密度和高频运行模式。碳化硅（SiC）及其它新型功率器件材料有助于解决一部分问题，而更先进的电路设计则能应对其它方面的挑战。最终，这两者的结合将带来最大的改变。

以数据中心为例，高性能AI加速器带来的功率需求已达到一个临界点；标准1U电源单元（PSU）需向服务器机架提供高达8kW的电力。因此，它们需要从数百伏的交流或直流馈电中取电，并以高电流水平将其降压转换为48V电压，以便分配给各个处理器群。这一切都需要在安全的情况下运行，即使在故障条件下也不例外；此外，系统要以高效率运行，因为电力损耗会导致热量产生，而这些热量必须被排除。

同时，对高功率密度的需求，要求缩减电容器与其它暂存能量和用于平滑开关模式转换器输出无源元件的尺寸及数量。这反过来又带动了对更高开关频率的需求，只有结合使用新一代功率晶体管和更先进的电路设计才能实现，从而发挥出最佳效能。

重构：共源共栅结构解锁SiC MOSFET强大性能

几十年来，硅（Si）在功率电子领域一直占据主导地位。通过优化高频开关电路设计，硅基MOSFET和IGBT不断发展，实现了更高的功率密度和效率；然而，现有的方法终有其局限性。

在电动汽车（EV）动力系统和其它传统硅材料难以应对的功率系统中，SiC正在逐步取代硅的地位。作为几种宽带隙半导体材料之一，SiC让功率电子设计师无需面对软开关应用中的权衡取舍，从而更有动力优化他们的功率转换器电路设计方法。SiC的一个关键优势在于其能够以极低的单位面积导通电阻（RDSA）支持高击穿电压。

此类优势得益于SiC与传统硅相比具有更宽的带隙和更高的载流子迁移率。这种组合使得功率电子设备的设计变得更加容易，从而能够处理高达800V甚至更高电压——如此高压足以防止通过电力传输电缆时出现过度的电阻损耗。更高的母线电压还要求晶体管设计能够抵抗强烈的电压浪涌（图1）。 

（1）Qorvo第四代SiC FET的RdsA大约是传统SiC MOSFET的一半

由于其基础半导体材料具有更宽的带隙，SiC功率FET可以使用比传统硅基器件所需更薄的漂移层，从而呈现出更小的电阻；最终获得导通状态下导电性的显著提高。

采用不同的晶体管设计，可以充分利用SiC的更多优势，并接近导通电阻与击穿电压之间的理论极限；例如，结型场效应晶体管（JFET）的设计旨在实现更低的本征导通电阻。

在标准MOSFET中，载流子必须通过MOS界面上的阻性反型沟道，穿过p型基极或p型阱区域，然后进入n型漂移区。然而，在JFET中，并不存在这样的反型沟道。

与MOSFET设计相比，基于SiC的JFET在击穿电压方面具有更大的安全裕量；同时单位面积导通电阻降低多达50%。

需要折中的是，作为常开型器件，JFET需要一个负电压才能完全关断。这在SiC电路中并不罕见；对于MOSFET而言，在极端温度情况下也可能需要这样做，以防止阈值电压可能降至标称水平以下，而导致晶体管意外导通。不过，有一种方法可以将SiC器件集成到电路中，既保证性能又便于设计。

共源共栅配置使SiC JFET能够与低压硅基MOSFET串联工作。在共源共栅配置中，栅极驱动器控制硅基MOSFET的漏-源电压，从而间接驱动高压SiC JFET。这种配置提供了与硅基IGBT、超结MOSFET和SiC功率FET兼容的栅极控制电压范围。因此，传统上用于控制硅基MOSFET和IGBT的栅极驱动器也可以用于驱动SiC功率FET。

硅基MOSFET的工作电压（或漏-源电压VDS）较低，对基于SiC的共源共栅结构整体导通电阻的贡献不到10%。结合SiC固有的快速开关速度，JFET较低的RDS(on)即使在高开关频率下也能实现非常高的效率。为简化电源设计，Qorvo在单个封装中提供其独特的共源共栅配置（图2）。

（2）平面SiC MOSFET（左）和共源共栅结构SiC FET（右）的横截面视图。在共源共栅设计中，SiC MOSFET的沟道电阻被低压硅基MOSFET取代

SiC在零电压开通（ZVS）架构中的优势

共源共栅结构的优势在软开关电路架构中最为明显；这种架构已广泛应用于基于硅基MOSFET的电源设计中。硬开关与软开关之间的主要区别在于，硬开关在功率晶体管的开通及关断阶段存在电压和电流重叠导致的损耗。从概念上讲，软开关通过调整电压和电流摆动的时序来减少这种重叠引起的开关损耗。

然而，最新一代SiC功率晶体管凭借更低的寄生效应，使得设计人员能够关注那些常常被标准软开关技术所忽略的更细微问题。

更具体地说，许多基于硅MOSFET的电源电路都采用了零电压开通（ZVS）。ZVS方法的主要目的是在开关导通且电流开始自由流经沟道之前，降低漏极和源极之间的电压。

ZVS考虑到了器件的输出电容，即漏-源电容以及栅极和漏极之间的电容之和。这个电容通常在前一个周期设备关断后完全充电，需要将其释放到负载中以避免损耗。理想情况下，当晶体管沟道上的电压接近零于时，电流升至最大值（图3）。

（3）ZVS软开关应用中关键波形和损耗分布示意图

使用标准超结MOSFET的ZVS会导致一段长达300纳秒（ns）的死区时间；这是由于每个开关周期都必须对高输出电容进行完全充放电。

在500kHz（2s周期）的开关频率下，开通和关断转换过程中的300纳秒死区时间占总占空比的30%。超结MOSFET在这个区域的CV曲线往往表现出强烈的非线性，因为当漏-源偏置电压低于100V时，输出电容会显著增加。在半桥拓扑结构中，这会导致高压过渡时间接近母线总线电压，而在开关过渡期间为0V。

与硅基MOSFET相比，SiC JFET的输出电容降低了10倍，从而大大缩短了死区时间。这允许更高的开关频率，从而意味着可以在更高的最大占空比下传递更多的功率。

许多采用ZVS的硅基电源由于关断开关损耗而面临进一步的开关频率限制。由于SiC支持更快的开关速度和更低的关断开关损耗，因此其在ZVS场景下可以进一步提高开关频率。如果关断过程中的电流下降和漏-源电压上升发生在短时间内，则系统的整体效率会提高。

解决SiC功率设计中的电压尖峰、振铃和EMI问题

然而，由于SiC功率器件在关断瞬态过程中支持更高的开关速度和更低的开关损耗，一个新的挑战浮出水面——即电压尖峰和振铃的风险增加。

解决此问题的一种方法是使用高栅极电阻（Rg）来减慢器件的开关速度。但这对于旨在通过提高频率来减小转换器尺寸和成本的设计来说是不可取的。

在不降低开关频率的情况下抑制电源中EMI的一种更有效方法是使用缓冲器电路。跨接在器件漏极与源级之间的缓冲电容（Cs）可以控制峰值过冲，而母线上的去耦电容和电阻（Cd和Rd）则提供功率环路阻尼（图4）。

（4）硬开关（a）和ZVS软开关（b）上带有RC缓冲器的原理图

电子行业中一个很大的误解是认为使用缓冲器电路效率低下。然而，对于如LLC、移相全桥（PSFB），或其它使用ZVS功率级中常用的半桥拓扑结构来说，缓冲器相比高栅极电阻能带来更高的效率。这是因为所增加的漏-源缓冲电容在ZVS软开关应用中不会引入开通损耗。

此外，在关断阶段，由漏-源缓冲电容引起的电流位移将减小晶体管在关断瞬态过程中的关断电流。如图5a和5b所示，这将减少电压和电流的重叠，从而显著降低关断损耗（Eoff）。

（5）Qorvo E1B封装SiC模块在800V VDS、100A IDS的关断波形：（a）供应商A的1200V、100A SiC模块（无缓冲器，Rg-off 5），以及（b）带有缓冲器（660pF、4.7、Rg-off 2.2）的UHB100SC12E1BC3-N（1200V、100A E1B模块）

通过对一个50kW PSFB拓扑结构进行SiC MOSFET模块双脉冲测试的仿真，我的观点得到了验证。使用低Rg并配合漏-源缓冲电容Cs迅速吸收电压尖峰，相比于使用高栅极电阻，可使关断开关损耗降低50%。

当用Qorvo的JFET器件替换SiC MOSFET模块时，缓冲器可进一步减少74%的关断开关损耗。这反过来有助于在全负载情况下降低10%的结温。

通过保持结温恒定，也可以利用每周期开关损耗的大幅降低来增加开关频率——根据Qorvo的测试，最高可提高3倍。更高的频率又进一步减小了外部无源组件的尺寸和系统的整体成本。

SiC功率MOSFET在许多特性上超越了硅基器件。然而，为获得最大效益并实现最高性能，工程师应仔细考虑器件选择和电路拓扑结构。Qorvo等采用共源共栅配置的SiC JFET器件由于固有的高导电性，能够通过限制传导和开关损耗实现效率的显著飞跃。

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