三星半导体的高级工程师Jongmin Baek及其同事特别研究了如何优化铜所需的阻挡层和蚀刻停止层以提高整体性能。例如，在接触金属－间隔测试媒介中，该团队使用侧壁等离子体预处理将侧壁阻挡层厚度减少了三分之一，接触电阻提高了2%。
三星研究人员特别关注了通孔底部的阻挡层。因为金属通孔位于金属线上，这个阻挡层不需要作为电绝缘或扩散阻挡。它只是侧壁沉积的一个副产品，但它可以占到通孔电阻的60%以上。选择性沉积方法通常用于减少通孔底部沉积。在Baek的工作中，一种聚合物抑制剂相对于通常使用的自组装单层提高了选择性，使电阻降低了20%。
现代互连方案依赖于各种碳掺杂氧化物来实现电路RC延迟的“C”部分。密度较低的材料具有较低的介电常数（k），因此更具吸引力。三星的Kang Sub Yim的额外工作考虑了等离子体蚀刻对介电表面碳的消耗。对低k介电材料的蚀刻损伤提高了有效介电常数，从而提高了电路的电容。密度更高的材料，通常k值在3.0以上，更能抵抗等离子体蚀刻损伤，可能在小于30nm的特征中给出更低的有效k值。对于小于约30nm的特征，表面碳消耗对电容的影响大于体介电常数。
Yim的团队还使用表面硅烷化来恢复蚀刻损伤。然而，Baek指出，介电侧壁的表面处理存在在通孔底部暴露的金属污染的风险。相反，Baek的团队使用具有专有化学的热恢复过程，将蚀刻后以Si-OH终止的表面恢复为以Si-CH3终止。
铜线的全封装包括一个金属帽层——通常是钴——以减少电迁移，然后是绝缘的蚀刻停止和阻挡层。由于间距缩放，这些层正在成为总线厚度的较大部分。为了改善与帽层的界面，Baek在蚀刻停止层沉积前添加了等离子体预处理。结果，他们看到了铜线应力减少了30%，通孔电阻减少了10%。Yim独立地取得了类似的结果。
钌通孔，然后是线
尽管所有这些发展都是有希望的，但铜的长期替代品仍然需要。特别是通孔由于其尺寸小和数量多，正在主导整体互连电阻。在前四或五个互连层中，金属线非常短，对电阻的贡献不大。因此，一种替代方案是使用一种过渡性混合金属化方案，将铜线与钨、钌或钼等材料结合用于通孔。
imec的模拟显示，使用钌通孔用于互连堆叠的前四层可以将整体电阻降低高达60%。为了将钌通孔与铜线集成，他们建议仅在介电侧壁上沉积TaN阻挡层，将钌直接沉积在暴露的铜上。任何此类方案都需要良好的介电表面钝化和良好的钌选择性控制。首选集群工具工艺，因为从暴露的铜上移除原生氧化物可能会损坏介电钝化。
因为钌可以以多种方式沉积或蚀刻，并且不需要阻挡层，它为更灵活的集成方案打开了大门。例如，imec的研发工程师Giulio Marti及其同事对三种不同的完全自对准通孔工艺进行了基准测试。第一种，也是最传统的，使用EUV自对准双模式，该过程创建的间隔线用于定义金属线（SADP-SIM）。在将间隔模式转移到SiN硬掩模后，选择性RIE蚀刻图案化了钌金属层，然后是SiO2沉积。一个高度选择性的蚀刻将通孔开口与剩余的SiN特征对齐，然后是CVD钌沉积以填充它们。
Marti考虑的另外两个选项都基于支柱通孔，在第一层之上沉积了第二层钌，两者之间有一个蚀刻停止层。在这些方案中，图案转移使用两步钌蚀刻。首先，一个高纵横比蚀刻在两层中切割所需的金属线。然后，一个自旋介电材料填充这些沟槽，上面有一个硬掩模。调色反转EUV图案化硬掩模以保护所需的通孔支柱，而之前的蚀刻停止层保护了下面的金属线。Marti发现，两种支柱通孔选项增加了工艺步骤，但增加了工艺窗口。特别是，这种方法防止了通孔和相邻线之间的桥接。
另一种替代方案，由imec的另一位研发工程师Chen Wu及其同事提出，使用SADP间隔来定义介电特征，而不是金属。在这个SADP-SID方案中，硬掩模材料被沉积在间隔支柱之间，然后这些支柱被移除。尽管这种方法增加了工艺复杂性，但它意味着金属特征直接由掩模定义，为设计师提供了更多的灵活性和对特征尺寸的控制。
然而，无论采用哪种具体方法，Wu都强调，优化的钌蚀刻和沉积工艺将是至关重要的。钌特征基部的锥形轮廓、脚部以及TiN粘附层的不完全移除可能会减少相邻线之间的间距，导致泄漏。
集成方案只是一个开始
一个成功的工艺集成方案需要对所有组件层的仔细关注。对于钌来说，优化过程才刚刚开始。TEL的Albany Technology Center的Jack Rogers及其同事研究了粘附层工艺条件对钌沉积行为的影响。PVD和ALD TiN上的钌膜具有不同的晶粒取向、不同的晶粒取向分布和不同的电阻率。更大且更均匀的Ru晶粒似乎可以降低电阻率，至少当晶粒小于整体互连尺寸时是这样。
尽管钌互连将需要比铜更少的辅助层——这是部分目的——但金属蚀刻和介电填充工艺的重新引入肯定会让工艺工程师在未来几年忙碌。
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