FEDS：百倍效率革命！打造自动化电路审查高效流程

传统PCB审查历程的四大痛点

在时间极度压缩的情况下，如何提升效率、增加处理时间，成为了第一要务。因此，环旭电子CIES研发团队在累积的开发案中归纳出四大关键痛点，其中又以第一点最为重要。

1. 如何提升修正Layout违规点的效率，并加快进入出图生产(Gerber Out)的过程？ 

2. 如何整合来自不同来源的检查需求，减少工程师的汇整负担？

3. 如何统一各功能的检查标准，避免人为标准的落差？

4. 如何记忆各项检查项目及规范细节，降低工程师每次执行检查的作业量？

从四大痛点中，环旭电子CIES研发团队整合多年经验，设计出「前端设计与模拟自动化平台(FEDS)」，其中自动化电路布局审查工具，将审查工具进行标准化以提高检查效率，进一步优化整个「PCB审查历程」的作业效率。

解决方案 - 什么是前端设计与模拟自动化平台(FEDS)？ 

前端设计与模拟自动化平台 (FEDS) 是一套由USI环旭电子自主开发，专为提升电子产品设计效率与品质而生的工具平台。它的核心概念是将设计过程中许多重复性高、易出错的任务自动化。从一开始的物料清单生成与检查，到后续的电路图、PCB布局检查，甚至是复杂的电磁模拟，它都能提供全方位的自动化支援。不仅能大幅缩短产品开发周期，更能有效降低人为错误的发生机率。

你可以将FEDS想象成Google平台，此平台不仅提供电路布局审查功能，同时，它也拥有非常多样的延伸应用工具，例如：原物料清单(BOM)生成与检查、线路图检查 (Schematic Check)、模拟仿真电性特性(RF \PI Simulation)符合电性规定、RF线上协同作业(RF Matching) 包含：优化RF特性、RF测试自动化、RF测试模拟结果比对…等等。

自动化平台 (FEDS) 最大的差异化优势，就在于极度灵活的客制化能力。传统的商业化EDA工具往往功能过于通用，而FEDS允许企业根据自身产品特性与设计流程，自行开发并整合各种检查规则与模拟工具，能够更精准地满足企业的需求，提升设计效率。

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太牛逼了，环旭电子自己开发了半导体前段设计模拟平台FEDS，这个平台可媲美甚至超越EDA。环旭的技术在集成电路的技术越来越牛了。