《Carbon Nanotube Circuits Find Their Place in Chips》
会议原文网页链接
本周在旧金山举行的国际电子器件会议上，来自学术界和工业界的研究团队展示了关于高性能碳纳米管晶体管（CNTs）和电路的数据。
虽然这些设备可能需要较长时间才能集成到产品中，会议上的工程师们认为该领域已经取得了巨大进步——碳纳米管将在未来的系统中发挥关键作用，通过实现低功耗、高性能计算来增强硅芯片。
碳纳米管直径约为一纳米，电子可以轻松穿过它们。早在2016年，研究人员就制造出了第一个性能超过基于硅的晶体管的碳纳米管晶体管。然而，从碳纳米管构建复杂电路和系统已被证明更具挑战性。斯坦福大学的电气工程师H.-S. Philip Wong表示，他和他的团队以及其他在IEDM上展示的结果表明，碳纳米管设备在过去几年中取得了巨大进步。“许多基本问题已经得到解决，”他说。
在IEDM上，工程师们描述了一个碳纳米管电路的愿景，这种电路不会取代，而是增强当今的计算系统。一些人希望碳纳米管在节省能源的新架构中发挥关键作用，通过混合处理和存储来节省能源。例如，在训练大型AI模型时，大部分能量并不是用于计算，而是用于在处理器和存储器之间移动数据。在存储器本身内进行计算可以减少这种能量消耗。
使碳纳米管为半导体工作的方法
设计这样一个系统有很多方法——它可以使用模拟存储单元（节省能量但牺牲精度）或数字单元（消耗更多能量但提供更好的性能）。在IEDM上，清华大学的博士生Yibei Zhang描述了一个混合模拟和数字的堆叠计算系统——在一些碳纳米管控制电路的帮助下。底层是硅CMOS，上面是一层模拟RRAM，最后是两层由碳纳米管电路驱动的数字RRAM。这种堆叠设计被称为“后端线”方法。碳纳米管层可以在完成的硅CMOS上使用低温技术构建，而不会损坏底层芯片。Zhang的团队使用该系统实现了一个神经网络，并预测它可以使用大约1/17的能量，并且比传统芯片快约119倍。
在会议上的主题演讲中，台积电执行副总裁兼联席首席运营官Yuh-Jier Mii表示，碳纳米管“对于未来的缩放或在后端线开发高性能逻辑可能很有趣”。
然而，要实现高性能，碳纳米管晶体管需要进一步发展，斯坦福大学的博士后Shengman Li说。她是与台积电合作的团队的一员。像清华团队的电路一样，这些电路由纳米材料的纠缠网络组成。工程师可以从这些不完美的晶体管中获得很多收益——在2013年，Li的导师Wong和Subhasish Mitra基于这些设备制造了一整台计算机。但是，当工程师能够完善对齐的单纳米管晶体管的设计和制造时，他们预计会有更大的性能提升。
在IEDM上发表的两篇论文专注于这种论调。北京大学的Yi-Fan Liu描述了他的团队如何创造了具有创纪录电子性能的高性能碳纳米管设备。得益于对设备栅极界面的精心工程，他的团队创造了具有高电流和创纪录跨导的碳纳米管晶体管阵列，这个数字关联了应用于晶体管的电压和其输出电流，告诉工程师晶体管的能效和速度。
“这首次超过了硅CMOS的最大跨导，”Liu说。他们的工艺包括用含有铪的化合物预处理涂有对齐碳纳米管的晶圆，然后直接在纳米管上生长栅极介电层，使用原子层沉积。
斯坦福大学和台积电团队也专注于他们的化学配方。斯坦福大学的Li展示了他们对N型碳纳米管晶体管进行掺杂的方法。硅可以通过将其他原子混合到通道材料中简单地进行掺杂——但向二维和一维材料如碳纳米管添加原子会破坏它们的结构。解决这个问题的一种方法是将掺杂剂放在通道上方，而不是内部。但如果掺杂剂的对齐不正确，晶体管的性能就会受到影响。去年在IEDM上，该团队描述了他们制造P型碳纳米管晶体管的方法。本周，他们展示了他们对N型的工作。他们的方法确保掺杂剂正好位于纳米管上方。得益于这种掺杂，团队在碳纳米管NMOS中实现了创纪录的性能。现在他们已经有了两种类型的高性能晶体管，斯坦福团队表示他们已经展示了碳纳米管CMOS可以与硅CMOS相媲美。
但仍有更多的艰苦工作要做。Li说，待办事项清单上的最后一件大事是让一些化学家或材料科学家完善一种精确放置晶圆上碳纳米管的方法。今天，工程师知道如何制造完全笔直、平行的纳米材料阵列，所有这些都排列在硅晶圆上，就像盒子里的一排铅笔。但纳米管之间的间距是不均匀的。当工程师能够控制这种间距或间距时，他们可能最终能够实现材料的全部潜力。
本文作者可以追加内容哦 !
