铜箔粗糙度,选对药水很重要原创力哥力哥信号完整性设计2026年5月14日 上海别只看铜箔一面粗糙度：这会让 50GHz 插损预测偏差 14%导语高频链路的插损建模，很多时候默认只看铜箔电解面粗糙度。这篇 DesignCon 2026 论文指出，鼓面在 PCB 制造中的化学处理同样会改写微观形貌，并在高频下显著影响导体损耗。在作者给出的非对称 stripline 样品里，只按传统单面模型估算，50GHz 的插损预测偏差最高可到 14%。这篇文章到底在纠正什么误区传统损耗分解大家都很熟:• 总插损 = 介质损耗 + 铜损• 铜损会随着频率升高而恶化• 高频下 skin depth 变浅，电流越来越贴着导体表面走问题出在最后一步。当 skin depth 已经和铜箔表面起伏处在同一个量级时，表面几何就不再只是“制造纹理”，而会直接决定电流路径被拉长多少、涡流损耗增加多少、导体损耗最终上升多少。过去多数模型默认只把铜箔的电解面，也就是 matte side 的粗糙度塞进公式里，而把 drum side 当成相对平滑的一面处理。图1图1｜论文点明了传统方法的盲区: 常见粗糙度模型只看电解面，没有把鼓面化学处理后的粗糙度纳入插损预测这篇论文的核心判断很明确:• 铜箔两面粗糙度形貌并不相同• PCB 厂在鼓面上做的化学处理会显著改变这面的微观形貌• 如果鼓面正好位于电磁场更强的一侧，这部分附加损耗不能忽略• 因此，真正可靠的导体损耗模型，必须从“单面粗糙度”升级成“双面粗糙度 + 场分布加权”为什么这件事在高频板级设计里越来越重要论文开头给出的背景并不夸张。随着 AI 加速、超大规模数据中心和下一代互连推进，板级链路的插损预算越来越紧。到了几十 GHz 甚至更高的 Nyquist 区域，材料已经没有多少“模糊地带”可以挥霍。此时如果模型本身就少算了一面铜箔的损耗贡献，设计师得到的就不是保守误差，而是方向性错误:• 你以为链路还有余量，实际量产后却不够• 你以为某种铜箔或处理方式差别不大，实际高频损耗已经被拉开• 你以为问题主要出在介质，实际上鼓面处理已经开始改写导体损耗更关键的是，这种误差不是凭经验很容易修回来的，因为它来自材料表面微观几何与整条传输线场分布之间的耦合。作者怎么把“微观粗糙度”真正接到“整条线的插损”上这篇工作的亮点，不是再造一个经验粗糙度公式，而是做了一个非常完整的双尺度链路。图2图2｜论文把 AFM 微观形貌、FEM 铜损提取、RLGC 场分布和整线插损计算串成了一条完整工作流整体分三步:1. 在微观尺度上，用 AFM 扫描得到铜箔两面的真实表面形貌2. 把 AFM 地形图直接导入 COMSOL，在 1GHz 到 70GHz 范围内求解 Maxwell 方程，分别提取两面的粗糙度修正系数 K3. 在宏观尺度上，用 RLGC 传输线模型计算整条 stripline 中两面的场强分布，再把两面的 K 按电磁场贡献加权成一个全局 K_global这里最值钱的一点在于: 作者没有假设表面是 snowball、锯齿或者规则凸点，而是直接把 AFM 实测形貌喂给有限元。也就是说，这个模型尽量绕开了“先假设粗糙度长什么样，再去逼近现实”的问题。样品为什么要做成非对称 stripline如果只是讨论原理，这篇文章完全可以停在仿真里。但作者没有这么做，而是专门设计了一组能把鼓面影响放大的验证样品。图3图3｜作者故意采用非对称 stripline 结构，把鼓面放在更薄介质一侧，以增强这面的场强贡献样品条件有几个关键点:• 铜箔采用 18um BFL-NN-Z，属于 HVLP3• prepreg 参数为 Dk = 3，Df = 0.0017• stripline 结构做成非对称• drum side 被放在更薄的介质一侧这么做的目的很明确: 让鼓面附近的电磁场更强，从而更容易把这面粗糙度带来的附加损耗放大出来。作者同时准备了三组样品:• 样品 I: 鼓面不做化学处理• 样品 II: 鼓面做 chemical treatment A• 样品 III: 鼓面做 chemical treatment B这三组样品的基底铜箔相同，因此 matte side 的固有粗糙度一致，真正变化的是 drum side。AFM 看到的，不只是“更粗糙”，而是形貌完全变了很多时候工程里会把粗糙度理解成一个简单的标量，比如 Rz 或 Rq 变大了一点。但这篇论文用 AFM 图像告诉你，问题远不只是“幅值增加”。图4图4｜AFM 实测显示，鼓面在化学处理后不只是粗糙度幅值上升，表面形貌本身也被明显改写作者使用 10um x 10um 扫描窗口、512 x 512 像素、约 20nm 横向分辨率来做 AFM 测量，得到四类典型表面:• matte side: HVLP3 铜箔典型的细结节形貌• drum side as-is: 更像滚筒抛光留下的条纹负像• treatment A: 原有条纹基本被抹掉，表面变得明显更粗• treatment B: 粗糙度进一步上升，形貌更激进论文还给了非常直观的幅值信息:• drum side as-is 的粗糙度幅值约 0.26um• treatment A 后约 1.4um• treatment B 后约 2.4um这说明化学处理并不是对“光滑亮面”做一点轻微扰动，而是能把这面真正改造成另一类微观结构。微观有限元结果说明: 高频下鼓面处理会直接扭曲表面场分布在微观模型中，作者把 AFM 数据直接变成三维几何，再在铜和 prepreg 两个区域内求解频域 Maxwell 方程。这个模型里一个很关键的改进是，磁场不是直接施加在铜表面，而是施加在上方 prepreg 区域中，从而更接近真实介质环境。图5图5｜到了 70GHz，高 roughness 的鼓面处理会让局部场分布发生明显扭曲，而低频下这种差异并不突出slides 里给出的趋势非常清晰:• 在 1GHz 时，skin depth 比各类粗糙度都更厚，表面起伏对场分布影响有限• 到 70GHz 时，matte side 会引起一定程度的场扭曲• drum side as-is 基本影响不大• treatment A 和 treatment B 则会显著扭曲局部场分布也就是说，鼓面是否被处理、处理到什么程度，不会一直都显著，但一旦频率上去，它就会从背景变量变成主变量。这篇论文最关键的一步，不是算出两个 K，而是把它们按场强重新加权如果只停留在“matte side 有一个 K，drum side 也有一个 K”，那还没有真正解决工程问题。因为整条传输线里，电流并不会平均地看待两面铜表面，哪一面的场更强，哪一面的粗糙度就更应该被放大计入总铜损。图6图6｜论文用传输线场分析得到两面铜表面对总铜损的贡献权重，再把两侧粗糙度系数合成为 K_global作者的做法是:• 先用 RLGC 模型求整条线在平滑铜条件下的介质损耗和铜损• 再提取两面铜表面的磁场强度分布• 用场强平方积分去定义两面的权重• 最终得到 K_global = alpha_e * K_e + alpha_d * K_d这一步非常重要，因为它把“表面有多粗”和“这面到底承载了多少电流”两件事接到了一起。从工程角度看，这意味着:• 同样的鼓面处理，不同线型、不同层叠、不同厚度位置下影响不会一样• 只给出一个通用 roughness number 已经不够• 更可靠的方式，是把材料粗糙度和具体传输线结构同时带入模型误差到底有多大，论文给了非常硬的数字这篇文章最适合被工程团队记住的一组结果，就在全局 K 和整线插损的比较里。图7图7｜把鼓面也纳入 K_global 后，三组样品的插损曲线顺序和差距都被重新改写，样品 III 在 50GHz 处相对经典单面模型高出约 14%结果可以直接概括成下面几条:• 样品 I 的鼓面本来比 matte side 更光滑，因此 K_global 反而低于只看 matte side 的经典结果• 样品 II、III 在鼓面做处理后，K_global 高于经典单面结果• treatment B 的影响最大，插损也最高在 50GHz 处，论文给出了一张很关键的对比表:• 只看 electrolyte matte side 时，插损约 0.326• 样品 I: 0.312，相对经典方法 -4.3%• 样品 II: 0.339，相对经典方法 +3.9%• 样品 III: 0.372，相对经典方法 +14%这组数据最有意思的地方在于，它不是单向偏差。也就是说，忽略鼓面并不一定总会“保守一点”。如果鼓面比 matte side 更平滑，你会高估损耗；如果鼓面被强化处理得更粗糙，你又会低估损耗。对设计来说，这两种错都很危险，因为它们都会把材料选型和损耗预算引到错误方向。实测有没有把这个趋势坐实有，而且这也是这篇论文比很多纯建模工作更扎实的地方。作者用 Keysight PNA-X N5247A 从 100MHz 测到 50GHz，并且为每组样品各做了 35cm 和 25cm 两种长度的传输线，通过两条曲线相减再除以 10cm 的方式，把外部线缆、连接器和转接件的影响尽量消掉，得到归一化后的 dB/cm 插损。图8图8｜实测与仿真在曲线顺序和相对间隔上吻合良好，说明“双面粗糙度 + 场加权”这条路线是成立的论文对比后的结论很克制，但很有说服力:• 30GHz 以下，测量与仿真整体吻合较好• 更高频处，实测插损略高于仿真• 三组样品的相对排序和间距趋势被模型正确抓住作者也没有回避偏差来源，明确列出几类可能原因:• 模型中 Dk、Df 被视为常数，现实里可能随频率变化• 铜电导率按理想 58 MS/m 处理，实际会受微观组织影响• AFM 只看了局部 10um x 10um 区域，未覆盖整条线上粗糙度统计波动• 边缘粗糙度没有被纳入当前方法• 长线累计制造公差和测量残差仍然存在这部分很重要，因为它说明作者不是“把模型拟合对了”，而是在承认边界的同时，证明了这条双面建模路线的主要物理趋势是对的。这篇论文对 SIPI 工程最重要的启发如果只从工程实践里提炼几条，我觉得至少有下面这些。第一，铜箔粗糙度以后不能再被当成单面参数管理。对高频板级链路来说，drum side 的化学处理历史也应该进入材料数据库和建模流程。第二，材料团队、PCB 厂和 SI 团队之间要共享更多工艺信息。如果设计端根本不知道鼓面做了什么处理，那再精细的链路仿真也可能从输入端就错了。第三，粗糙度建模要和具体传输线结构绑定。同一张铜箔、同一种处理，在不同线型和层叠里不一定有同样的权重，因为两面承受的场强贡献本来就不同。第四，高频损耗优化不能只盯介质。当链路开始进入几十 GHz 甚至更高频区间后，导体表面的微观处理本身就足以改写插损排序。写在最后这篇论文最值得看的，不只是它把 AFM、FEM 和 RLGC 串起来了，而是它把一个长期被默认忽略的制造细节，真正提升成了系统级可量化的损耗变量。过去大家谈 roughness model，常常停留在“选哪一个公式更合适”。而这篇工作提醒我们，更深一层的问题其实是: 你到底把哪一面铜表面算进去了，这一面又在真实结构里承受了多大的场。当高速互连继续逼近毫米波区间时，这种“从铜箔表面微观形貌一路追到整条传输线插损”的建模能力，可能会越来越像基础设施，而不再只是学术加分项。【风险提示及免责声明】本资料所含信息均来源于公开资料，涉及个股仅作为展示列举，不构成投资建议，不作为投资决策的依据。投资者应审慎判断，选择与自身风险承受能力及投资目标相匹配的产品和服务。投资者据此操作，风险自负。参考论文论文来源：Benoit Wittmann，DesignCon 2026论文题目：From copper surface microroughness to the full transmission line: a comprehensive multiscale modeling approach to insertion loss