把光引擎「装进芯片里」：CPO 量产背后的封装、光纤与测试工程

AI 的算力、内存、供电与互连，全部在以超过摩尔定律的速度膨胀——当电互连的能耗与距离都开始卡脖子时，行业把目光投向了把光学引擎直接放进封装（Co-Packaged Optics，CPO）。ASE（日月光）技术专家 Nicole Tien 在 2026 OCP APAC Summit（Photonics 议题）带来的分享，讲的不是 CPO 有多炫，而是它怎么从 roadmap 变成能量产的现实：封装怎么叠、光纤怎么连、坏件怎么测。

几个背景数字很能说明问题：下一代单机架 AI 算力冲向 3.6 EFLOPS；每栈 HBM4 带宽做到 2 TB/s；CPO 光 I/O 的能耗目标是 <3 pJ/bit（今天可插拔收发器 >10 pJ/bit）；单个 AI 机架功耗约 130 kW，供电与散热已经成为规模扩张的门槛。CPO 市场预计从 2025 年的 14.5 亿美元增长到 2034 年的 41.2 亿美元——封装越来越大（120×120 mm 以上、超过 9 倍 reticle 的硅含量），光学正在被「搬进封装」。

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议题主题：Inside the Package——CPO 如何驱动下一波 AI（2026 OCP APAC Summit，ASE）

01　AI 的需求把光学「逼」进封装

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图1　四组数字：机架算力、HBM4 带宽、CPO 能耗目标与机架功耗

ASE 的判断很直接：计算、内存、供电、互连四项都在快速膨胀，单靠把芯片做大已经不够——先进封装（2.5D/3D、FOCoS、VIPack 等）与光进封装必须一起上。封装平台层面，ASE 的 VIPack 提供六大支柱与集成设计生态（IDE）；工具箱里包括 50m 间距的 chiplet 集成、双面 RDL、TSV-Last、无焊混合键合（<30m pitch）、150m 高/120m pitch 的铜柱等。

02　三种光互连形态：光引擎离 ASIC 越来越近

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图2　Pluggables → CPO → Optical I/O：电连接越来越短，能耗越来越低

演进其实有三档，而不只是「可插拔 vs CPO」：Pluggables（QSFP/OSFP）走 SerDes MR/LR 到面板，400G–1.6T 单模块、效率 >10 pJ/bit；CPO 把光引擎放进封装，SerDes 缩到 XSR、带宽 3.2–12.8T、效率进入 5 pJ/bit 以内量级；再往下是 Optical I/O——UCIe 级 die-to-die 光互连，4–32T 带宽、<3 pJ/bit、低延迟。光引擎越靠近 ASIC，电走的路越短，省下的每一分能耗都来自 SerDes 的缩短。

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原版图：Silicon Photonics Integration 三种形态对比（截图自 ASE 演讲原文）

03　光引擎封装：六个绕不开的难题

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图3　新系统架构、OE 3D 集成、组装良率、光纤互连、KGOE 测试与热-机械交互

把光引擎封装好，远不是「贴一颗 PIC」那么简单。EIC（电芯片）与 PIC（光芯片）要先做 CoW/CtW/WtW 混合键合级集成；微光学件（uOptics）的装配精度直接决定良率；光纤阵列单元（FAU）要在 OSAT 产线上可处理；更麻烦的是光路对翘曲和应力极其敏感——PIC 的局部翘曲、光束角误差、以及封装后回流和温度循环带来的应力，都会让耦合效率悄悄恶化。所以 CPO 的测试哲学很明确：在进 CPO 组装之前，就要确认光引擎是「已知好」的（KGOE）。

04　光纤怎么连：FAU 与耦合方式

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图4　FAU 可拆卸优先；EC/GC 与 AA/PA 按工艺取舍；边耦合要控翘曲与光束角

光纤连接层面，ASE 的经验是可拆卸 FAU 更适合 OSAT 的组装与返修。耦合方式上，边缘耦合（EC）与光栅耦合（GC）、有源对准（AA）与无源对准（PA）各有适用场景：EC 通常配合 AA 或 V-groove 无源对准，GC 更多走晶圆级/单位级工艺。边耦合的关键控制包括 PIC 局部翘曲、PIC 与 uOptics 的光束角误差，以及 OE 通过 MR/TCB 贴装到 CPO 基板时的应力控制。

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原版图：CPO 光纤互连与 FAU 对准选项（截图自 ASE 演讲原文）

05　CPO 测试四站：把「已知好」前移

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图5　晶圆测试 → CoW 晶圆 → OE 单元 → CPO 封装：四站都插在制造流里

演讲给出了清晰的四级测试流： EIC/PIC 晶圆测试（电 DC/功能、光参数/插损；挑战 O/E 探针卡、振动、多站点）； CoW 晶圆测试（EIC+uOptics 之后做 O/E DC、高速功能、调制/BER，需要双面晶圆探针台与有源对准）； OE 单元测试（光纤连接器自动化搬运与对准、温度控制）； CPO 封装测试（OE+ASIC 一起做系统功能验证、FT/SLT/老化）。目标始终是：Known Good Optical Engine，KGOE——别让一颗坏光引擎拖垮整颗昂贵 ASIC 的封装。

06　制造流：OSAT 的一站式光-电封装

把流程串起来就是一张清晰的生产地图：EIC 与 PIC 分别在代工厂流片后，PIC 先做 TSV MEOL；然后 CoW 组装（EIC+uOptics）并测试（光插损 + 双面 OE 测试）；uOptics 供应商切单并提供 FAU；OE 功能测试后与 ASIC 一起贴到 CPO 基板，再做 Lid/插座贴装与整机 FT/SLT。对 ASE 这类 OSAT 而言，光学组装是 CPO 交钥匙方案的「最后一公里」，也恰恰是以前封测厂最不熟悉的领域。

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原版图：CPO 制造流与 ASE 代工组合（截图自 ASE 演讲原文）

07　总结：CPO 量产的三块基石

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图6　先进封装、光纤互连与 KGOE 测试，加上生态协同，CPO 才走得到量产

先进封装：CPO 的信号完整性、热与良率问题要在封装层解决；细间距 PIC/EIC 集成是高性能光-电互连的前提；

热协同设计：光引擎对温度敏感，封装架构要把散热与光路一起设计；

高良率与可靠性：靠稳健的工艺集成与过程控制，而不是靠事后筛选；

KGOE 测试：晶圆级与封装级光学测试是量产交付的保障；

生态协作：PIC TSV 中介层 MEOL、CoW 光-电组装、ASIC/OE 上基板——先进封装、光学组装与测试各司其职，CPO 才会从 roadmap 走进产线。

一点理性提示：CPO 目前仍处于工程化与生态共建的关键期——光纤连接、KGOE 良率、热-机械可靠性与供应链协作都在快速演进。但「把光学搬进封装」的方向已经非常明确：电互连的物理墙不会自己消失，而先进封装正是那台凿墙机。

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