混合键合技术突破：1μm W2W键合、925nm Xtacking互连，3D先进封装迈向亚微米时代！

混合键合技术突破：1μm W2W键合、925nm Xtacking互连，3D先进封装迈向亚微米时代！

原创半导体行业报告芯联汇2026年10月29日美国

台积电SoIC、英特尔Foveros Direct、三星X-Cube技术演进
从Cu-Cu直接键合到HBM、3D NAND与Chiplet高密度集成

系统梳理了混合键合（Hybrid Bonding）技术从传统芯片互连向高密度三维集成演进的过程，并结合索尼、台积电、三星、Tower Semiconductor、富士通、意法半导体、英特尔、AMD以及长江存储等企业的实际产品与技术案例，分析了混合键合在先进封装领域的应用现状和未来发展方向。

随着半导体互连间距持续缩小，传统焊凸点和微凸点技术逐渐受到互连密度、寄生效应及三维集成能力的限制。通过铜—铜直接互连与介质键合相结合，混合键合能够显著提高芯片间互连密度，并推动半导体系统从传统2D封装向2.5D、3D异构集成演进。

报告尤其强调，混合键合已经在CMOS图像传感器领域形成成熟应用，并逐步扩展至3D缓存、逻辑芯片堆叠以及高密度存储器领域。未来，随着键合间距从微米级向亚微米级演进，混合键合有望成为提升系统集成密度、优化存储与计算架构的重要技术基础。

一、芯片互连技术正在从传统焊凸点向混合键合演进

半导体先进封装的发展，正在推动芯片之间的连接方式发生重要变化。传统2D封装主要采用C4焊凸点实现芯片与封装基板之间的互连，而2.5D封装进一步引入硅中介层、RDL重布线层以及微凸点技术，提高芯片之间的互连密度。

然而，随着Chiplet、3D IC以及高性能计算系统对带宽和互连数量的需求持续提高，传统焊凸点技术在间距微缩方面面临限制。

通过互连间距与连接密度关系图，展示了从C4焊凸点、微凸点到无凸点直接键合的发展趋势。

与传统焊凸点技术不同，混合键合通过铜—铜直接接触和介质—介质键合建立高密度电气连接，减少了对传统焊料互连结构的依赖。

随着互连间距不断缩小，单位面积内可以集成更多电气连接，从而为更高带宽的芯片间通信创造条件。

报告还介绍了混合键合的基本工艺机制：首先在室温条件下形成氧化物之间的初始键合，随后通过加热利用铜与氧化物之间不同的热膨胀特性，使铜互连逐渐接触，并通过进一步退火形成稳定的铜—铜连接。

从工艺发展趋势来看，混合键合正在推动芯片互连从数十微米级向数微米级甚至亚微米级发展。

混合键合不仅是传统微凸点技术的替代方案，更是提高3D芯片互连密度、推动先进封装架构升级的重要技术路径。

二、CMOS图像传感器成为混合键合技术的重要应用领域

报告将CMOS图像传感器（CIS）作为混合键合技术演进的重要案例。

传统图像传感器通常将像素阵列、模拟电路、数字逻辑及图像信号处理功能集成在同一芯片中，容易受到芯片面积、制造工艺及功能布局的限制。

随着背照式图像传感器（BSI）和堆叠式CIS架构的发展，像素芯片与逻辑芯片逐渐分离，并通过晶圆级互连实现垂直集成。

这种架构能够使像素阵列与逻辑电路分别采用适合自身需求的工艺，从而提高设计灵活性。

报告对索尼、台积电、Tower Semiconductor、富士通及意法半导体的实际产品进行了拆解分析，并比较不同企业采用的铜—铜直接键合互连间距。

企业

报告列举的代表性产品

最小DBI间距

Sony

IMX608

3.1 μm

TSMC

OmniVision OX08A

3.6 μm

Tower Semiconductor

Gpixel GTOF0503

2.5 μm

Fujitsu

Canon LC1720

6.0 μm

STMicroelectronics

STM 55G0AB

7.9 μm

其中，Tower Semiconductor相关产品实现了报告样本中最小的2.5μm键合间距，而索尼与台积电的代表性产品也已达到3—4μm左右的互连间距。

报告进一步指出，混合键合正在推动图像传感器从芯片级互连（Die-Level DBI）向像素级互连（Pixel-Level DBI）演进。

三、W2W与D2W混合键合正在向更小间距发展，但面临不同的制造限制

混合键合技术主要包括晶圆对晶圆（Wafer-to-Wafer，W2W）以及芯片对晶圆（Die-to-Wafer，D2W）等不同集成方式。

W2W通过两片晶圆之间的整体对准与键合实现垂直集成，适用于具有较高结构一致性的芯片堆叠场景。

D2W则将经过切割的单颗芯片键合到目标晶圆上，可以根据系统需求选择不同尺寸和功能的芯片，具备更灵活的异构集成能力。

但两种工艺在对准精度、生产效率以及可实现的键合间距方面存在明显差异。

四、台积电、英特尔、三星与AMD正在推动混合键合进入高性能计算芯片

随着高性能计算、服务器及复杂逻辑芯片对性能的需求提高，先进封装逐渐从单纯的芯片连接技术转变为系统架构设计的重要组成部分。

报告介绍了台积电SoIC、英特尔Foveros Direct、三星X-Cube以及AMD 3D V-Cache等技术案例，展示了混合键合在逻辑芯片三维集成领域的应用方向。

台积电通过SoIC技术发展高密度芯片堆叠，使不同功能芯片能够通过直接铜互连实现垂直集成。报告还结合AMD 3D V-Cache，展示了通过混合键合将额外SRAM缓存堆叠到处理器芯片上的技术方案。

AMD 3D V-Cache的重要意义在于，处理器无需完全依靠传统平面工艺微缩，就可以通过垂直堆叠增加缓存容量。展示了Ryzen 7 5800X3D的芯片剖面结构，其中包括SRAM芯片、处理器CCD、TSV及Cu-Cu混合键合界面。

英特尔则通过EMIB、Foveros、Foveros Omni和Foveros Direct等不同技术路线，探索从2.5D芯片互连到3D直接键合的架构升级。

三星X-Cube技术同样体现了这一发展趋势。展示了三星X-Cube不同代际的互连设计，其中X-Cube Gen.2规划采用约4μm间距的直接键合方案，而早期方案主要使用约25—40μm间距的互连结构。

需要注意，这些属于报告当时展示的技术路线及研发状态，不能直接视为目前各企业的最新量产进展。

从整体趋势来看，先进封装正在改变逻辑芯片的性能扩展方式：芯片性能提升不再完全依赖单一晶体管制程节点的微缩，而是越来越多地依靠芯片分割、垂直堆叠及高密度互连实现。

混合键合正在推动逻辑芯片从传统平面集成向3D Chiplet架构发展，使缓存、计算与其他功能模块能够通过垂直互连实现更高密度的系统集成。

五、混合键合将成为高密度存储器与存算集成的重要技术基础

除了图像传感器和逻辑芯片，报告还重点讨论了混合键合在未来存储器领域的应用。

随着存储容量、数据带宽以及系统集成需求不断提高，传统存储器堆叠方式在互连密度和芯片结构设计方面面临新的挑战。

报告认为，混合键合能够为存储芯片之间以及存储芯片与逻辑芯片之间提供更高密度的垂直互连。

在DRAM领域，混合键合有望支持存储阵列与逻辑电路分离制造，再通过三维堆叠实现集成。

这种架构能够使不同功能模块采用适合自身需求的工艺，并为提高存储阵列面积效率和存储密度提供可能。

报告展示了存储器与逻辑芯片垂直堆叠、堆叠式嵌入DRAM以及存储器与计算芯片集成等概念。

对于HBM而言，更高密度的垂直互连有望支持未来更复杂的存储器堆叠架构。

但报告并未给出当前HBM产品已经全面采用亚微米混合键合的证据，而是将其作为高密度存储器发展的技术方向。

在3D NAND领域，报告重点介绍了长江存储Xtacking技术。

Xtacking通过将存储阵列与外围逻辑电路分别制造，再利用混合键合技术进行垂直连接，为存储器架构优化提供了不同于传统单片集成的技术路线。

列出了长江存储Xtacking 2.0的互连参数：

X方向互连间距：925nm

Y方向互连间距：997nm

相关结构尺寸d1：330nm

相关结构尺寸d2：410nm

这表明在报告所展示的存储器案例中，混合键合互连已经进入亚微米间距范围。

混合键合不仅能够提高存储器互连密度，还能够支持存储阵列与逻辑电路分离制造，为未来DRAM、HBM及3D NAND架构创新提供新的实现路径。

六、混合键合将推动半导体从二维工艺微缩转向三维系统集成

报告最后结合IEEE IRDS技术路线，讨论了混合键合与未来半导体系统架构演进之间的关系。

传统半导体性能提升主要依赖晶体管尺寸缩小和二维集成密度提高，但随着先进制程持续演进，单纯依靠平面工艺微缩越来越难以满足复杂系统对计算能力、存储容量及互连带宽的需求。

因此，未来半导体技术的发展将更加重视系统技术协同优化（System-Technology Co-Optimization）。

报告展示了多个潜在方向，包括SRAM与逻辑芯片垂直堆叠、逻辑芯片之间的三维集成、3D存储器与计算芯片集成，以及基于有源中介层的专用Chiplet架构。

这些技术方向的共同特点，是通过在垂直方向增加功能层级，提升系统集成密度，而不再仅仅依赖单个芯片平面面积的扩大。

混合键合在这一发展过程中具有重要作用，因为它能够提供较小间距的芯片间连接，使不同功能层之间实现更高密度的数据传输。

从报告的技术路线可以看出，未来先进封装的价值将不只是把多个芯片封装在一起，而是通过高密度垂直互连改变计算、缓存、存储及逻辑功能的组织方式。

与此同时，键合间距进一步缩小，也将提高对表面平坦度、键合对准、铜互连结构及制造工艺控制能力的要求。

报告重点展示了技术发展方向，但没有对这些未来架构的量产时间、成本或良率作出完整验证。

混合键合正在成为三维系统集成的重要基础技术，未来半导体性能提升将更多依赖先进制程与先进封装的协同创新。

报告最值得关注的关键技术数据

技术指标

报告数据

技术意义

Tower Semiconductor CIS DBI间距

2.5μm

代表当时拆解样本中的高密度CIS互连

TSMC像素级DBI间距

2.2μm

展示像素级垂直互连能力

W2W商业可行间距

1.6μm

展示晶圆级混合键合微缩水平

W2W技术演示间距

1μm

体现进一步缩小互连间距的潜力

D2W高量键合间距

8—10μm

反映设备对准精度与生产效率的权衡

三星X-Cube Gen.2规划间距

4μm

展示逻辑芯片直接键合的发展路线

长江存储Xtacking 2.0间距

X：925nm；Y：997nm

展示3D NAND亚微米级互连

小编总结

混合键合技术正在推动半导体互连从传统焊凸点、微凸点向高密度铜—铜直接键合演进，并逐渐成为3D IC、Chiplet、先进逻辑芯片及高密度存储器的重要技术基础。

从长期技术路线来看，混合键合的真正价值，是将先进封装从传统的芯片互连手段提升为系统架构创新的重要组成部分，使半导体产业在二维晶体管微缩之外，获得新的三维集成发展空间。

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